為全球半導(dǎo)體設(shè)計(jì)和制造提供軟件和知識(shí)產(chǎn)權(quán)的企業(yè)新思科技和集成電路芯片代工公司之一中芯國(guó)際集成電路制造有限公司(“SMIC”)日前宣布，共同推出一個(gè)支持層次化設(shè)計(jì)及多電壓設(shè)計(jì)的增強(qiáng)型90納米R(shí)TL-to-GDSII參考設(shè)計(jì)流程。該流程受益于當(dāng)前最先進(jìn)的邏輯綜合、可測(cè)性設(shè)計(jì)（DFT）和可制造性設(shè)計(jì)（DFM）技術(shù)，其主要特性包括：DesignCompilerUltra產(chǎn)品的拓?fù)渚C合（topographicalsynthesis）技術(shù)、DFTMAX產(chǎn)品的掃描壓縮技術(shù)以及ICCompiler布局與布線（place-and-route）產(chǎn)品的關(guān)鍵區(qū)域分析（CriticalAreaAnalysis）技術(shù)。這些技術(shù)的完美融合有助于降低片上系統(tǒng)（SoCs）的實(shí)施和測(cè)試成本。

    中芯國(guó)際設(shè)計(jì)服務(wù)資深院士PaulOuyang表示：“為了增強(qiáng)我們的90納米參考流程，我們與新思科技進(jìn)行了緊密合作。最新的設(shè)計(jì)迭代過(guò)程建立在上述流程的低功耗、DFT和DFM特性的基礎(chǔ)之上。新的流程可以減少綜合迭代次數(shù)并降低測(cè)試成本，讓我們的客戶(hù)能夠大幅度降低成本和設(shè)計(jì)風(fēng)險(xiǎn)。”

    增強(qiáng)型參考設(shè)計(jì)流程3.2版以中芯國(guó)際的90納米工藝和新思科技的Pilot設(shè)計(jì)環(huán)境為基礎(chǔ)，目前已使用專(zhuān)為中芯國(guó)際90納米工藝開(kāi)發(fā)的ARM低功耗設(shè)計(jì)套件在新思科技的Galaxy設(shè)計(jì)平臺(tái)上進(jìn)行了驗(yàn)證。該參考流程采用了DesignCompilerUltra的拓?fù)渚C合（topographicalsynthesis）技術(shù)，該技術(shù)在綜合階段就可以精確預(yù)測(cè)布局后的時(shí)序、功耗和面積，從而減少邏輯綜合和布局之間的迭代設(shè)計(jì)時(shí)間。用于低功耗設(shè)計(jì)的高級(jí)功能包括電平轉(zhuǎn)換器（Levelshifter）和隔離單元（IsolationCell）的插入和布局優(yōu)化、多電壓區(qū)域的創(chuàng)建、多電源網(wǎng)絡(luò)的自動(dòng)綜合以及理解多電壓區(qū)域的時(shí)鐘樹(shù)綜合。為減少靜態(tài)漏電，該設(shè)計(jì)流程采用了電源閘控（PowerGating）技術(shù)，可關(guān)閉處于工作狀態(tài)的芯片區(qū)域的電源。DFTMAX則用以生成掃描壓縮電路，通過(guò)減少生產(chǎn)測(cè)試所需的數(shù)據(jù)量和時(shí)間來(lái)充分降低測(cè)試成本。該工具還減少了跨電壓域的掃描鏈連接的數(shù)量，從而縮減了電位轉(zhuǎn)換器（LevelShifter）或隔離單元（IsolationCell）的數(shù)量來(lái)減少DFT對(duì)芯片面積的影響。

    該參考流程還采用了ICCompiler中的關(guān)鍵區(qū)域分析（CAA）技術(shù)來(lái)確定隨機(jī)顆粒缺陷對(duì)成品率的影響。通過(guò)采用CAA，設(shè)計(jì)人員可以識(shí)別出成品率損失較大的電路結(jié)構(gòu)，并在生產(chǎn)前采取糾正措施。該流程中的其它DFM功能包括連線過(guò)孔的優(yōu)化以及插入填充去耦單元（fillercellandfillercap）。

    新思科技戰(zhàn)略市場(chǎng)發(fā)展副總裁RichGoldman表示：“與中芯國(guó)際的長(zhǎng)期合作使我們能夠通過(guò)增強(qiáng)參考流程滿(mǎn)足客戶(hù)對(duì)DFT、DFM和功率管理的不斷變化的需求。與中芯國(guó)際的共同努力使我們能夠向我們共同的客戶(hù)提供滿(mǎn)足他們所需的先進(jìn)工具和技術(shù)，從而實(shí)現(xiàn)首次即成功的芯片設(shè)計(jì)。”